东 北 大 学 继 续 教 育 学 院 数字电子技术基础 试 卷（作业考核 线上2） B 卷（共 6 页） 总分 题号 一 二 三 四 五 六 七 八 九 十 得分 一、单项选择题。在备选答案中选出一个正确答
东 北 大 学 继 续 教 育 学 院
数字电子技术基础 试 卷（作业考核 线上2） B 卷（共 6 页）
总分 题号 一 二 三 四 五 六 七 八 九 十
得分
一、单项选择题。在备选答案中选出一个正确答案，并将所选答题填入下表。（70分）
题号 1-4 5-8 9-12
答案
题号 13-16 17-20 21-24
答案
题号 25-28 29-32 33-35
答案
01、表示一位十六进制数需要二进制数的位数为：
A. １位 B. ２位 C. ４位 D. 16位
02．十进制数25用8421BCD码表示为：
A.10 101 B.0010 0101 C.100101 D.10101
03．与十进制数（53.5）10等值的数或代码为：
A.(0101 0011.0101)8421BCD B.(35.8)16 C.(110101.1)2 D.(65.4)8
04. 当逻辑函数有n个变量时，变量取值组合共有：
A. n B. 2n C. n2 D. 2n
05．欲使D触发器按Qn+1= n工作，应使输入D=
A.0 B.1 C.Q D.
06．多谐振荡器可产生：
A.正弦波 B.矩形脉冲 C.三角波 D.锯齿波
07.一个16选一的数据选择器，其地址输入（选择控制输入）端个数为：
A.1 B.2 C.4 D.16
08．下列逻辑电路中为时序逻辑电路的是
A.变量译码器 B.加法器C.数码寄存器D.数据选择器
09、图1-1所示电路，输出F为：
A、AB B、A+B C、A⊙B D、A÷B
10、图1-2所示电路，输出F为：
A、A⊙B B、AB C、A+B D、A÷B
11、图1-3电路为NMOS：
A、与非门 B、异或门 C、与或非门 D、或非门
12、图1-4所示电路，当EN=1时：
A、 M为输入N为输出 B、 N为输入M为输出
C、 N为输入EN为输出 D 、 M为输入EN为输出
13、图1-5所示TTL电路，A=0则Y1=
A．A+VCC B．A C．1 D．0
14、图1-6所示TTL电路，Y2=
A．A+VCC B．1 C．0 D．A
15、图1-7所示TTL电路，当1、2端都加低电平（逻辑0）时Qn+1=
A．Qn+1 B．0 C．Qn D．1
16、若将图1-7所示电路构成D触发器，应将
A．1、3端相连、2、4端相连并将2端作为D输入端
B．1、5端相连、2、4端相连并将5端作为D输入端
C．1、3端相连、2、6端相连并将6端作为D输入端
D．2、4端相连、1、3端相连并将1端作为D输入端
17、图1-8所示电路，该电路产生波形的周期为
A、0.7(R1+R2)C B、1.1(R1+2R2)C
C、0.7(R1+2R2)C D、0.8(R1+R2)C
18、单稳态触发器用途之一是
A、自动产生方波 B、用做比较器 C、定时 D、自动产生三角波
19、用RAM2114（1024×4位）构成4096×8位RAM，需
A、4片； B、8片； C、24片； D、12片
20、用户对ROM编程后觉得不满意，还要改写，应选用：
A、固定ROM B、E2PROM C、PPROM D、PRAM
21、图2-2所示电路，D3D2D1D0=0000，B加高电平，
C与A相连所构成的加法计数器是
A、10进制 B、5进制 C、11进制 D、6进制
22、2-2所示电路，D3D2D1D0=0010，A加高电平，C与B相连所构成的加法计数器是
A、10进制 B、8进制 C、6进制 D、9进制
23、2-2所示电路，D3D2D1D0=0010，B加高电平，C与A相连所构成的加法计数器是
A、10进制 B、9进制 C、6进制 D、8进制
24、2-2所示电路，D3D2D1D0=1000，A加高电平，C与B相连所构成的加法计数器是
A、10进制 B、3进制 C、6进制 D、12进制
25、2-2所示电路，D3D2D1D0=1000， B加高电平，C与A相连所构成的加法计数器是
A、10进制 B、3进制 C、6进制 D、12进制
26、图2-3所示电路为
A 异步时序电路 B 同步时序电路 C 同步组合电路 D 异步组合电路
27、图2-3所示电路，FF0和FF1都为
A、下降沿触发 B、上升沿触发 C、高电平触发 D、低电平触发
28、图2-3所示电路，Q0n+1=
29、图2-3所示电路，Q1n+1=
A、Q0nQ1n B、Q0n+Q1n C、Q0n⊕Q1n D、Q0n⊙Q1n
30、图2-3所示电路，F=
A、Q0nQ1n B、Q0n+Q1n C、Q0n⊕Q1n D、Q0n⊙Q1n
31、图2-3所示电路，其状态转换图为
32、图2-3所示电路的逻辑功能为
A、4进制减法计数器 B、4进制加法计数器
C、6进制加法计数器 D、8进制减法计数器
33、图2-4所示可变进制加法计数器电路 ，当MN=00时该加法计数器为
A 11进制加法计数器 B 10进制加法计数器
C 12进制加法计数器 D 13进制加法计数器
34、图2-4所示可变进制加法计数器电路 ，当MN=01时该加法计数器为
A、13进制加法计数器 B、12进制加法计数器
C、14进制加法计数器 D、11进制加法计数器
35、图2-4所示可变进制加法计数器电路 ，当MN=11时该加法计数器为
A、14进制加法计数器 B、12进制加法计数器
C、11进制加法计数器 D、13进制加法计数器
二、试用卡诺图化简下列逻辑函数（10分）
三、（10分）试用图3所示输出低电平有效的3线-8线译码器和逻辑门设计一组合电路。该电路输入X，输出F均为三位二进制数。二者之间关系如下：
2≤X≤6时 F=X+1 X<2时 F=1 X>6时 F=0
四、（10分）试用图4所示74161电路和必要的门构成一个12进制计数器。
数字电子技术基础 试 卷（作业考核 线上2） B 卷（共 6 页）
总分 题号 一 二 三 四 五 六 七 八 九 十
得分
一、单项选择题。在备选答案中选出一个正确答案，并将所选答题填入下表。（70分）
题号 1-4 5-8 9-12
答案
题号 13-16 17-20 21-24
答案
题号 25-28 29-32 33-35
答案
01、表示一位十六进制数需要二进制数的位数为：
A. １位 B. ２位 C. ４位 D. 16位
02．十进制数25用8421BCD码表示为：
A.10 101 B.0010 0101 C.100101 D.10101
03．与十进制数（53.5）10等值的数或代码为：
A.(0101 0011.0101)8421BCD B.(35.8)16 C.(110101.1)2 D.(65.4)8
04. 当逻辑函数有n个变量时，变量取值组合共有：
A. n B. 2n C. n2 D. 2n
05．欲使D触发器按Qn+1= n工作，应使输入D=
A.0 B.1 C.Q D.
06．多谐振荡器可产生：
A.正弦波 B.矩形脉冲 C.三角波 D.锯齿波
07.一个16选一的数据选择器，其地址输入（选择控制输入）端个数为：
A.1 B.2 C.4 D.16
08．下列逻辑电路中为时序逻辑电路的是
A.变量译码器 B.加法器C.数码寄存器D.数据选择器
09、图1-1所示电路，输出F为：
A、AB B、A+B C、A⊙B D、A÷B
10、图1-2所示电路，输出F为：
A、A⊙B B、AB C、A+B D、A÷B
11、图1-3电路为NMOS：
A、与非门 B、异或门 C、与或非门 D、或非门
12、图1-4所示电路，当EN=1时：
A、 M为输入N为输出 B、 N为输入M为输出
C、 N为输入EN为输出 D 、 M为输入EN为输出
13、图1-5所示TTL电路，A=0则Y1=
A．A+VCC B．A C．1 D．0
14、图1-6所示TTL电路，Y2=
A．A+VCC B．1 C．0 D．A
15、图1-7所示TTL电路，当1、2端都加低电平（逻辑0）时Qn+1=
A．Qn+1 B．0 C．Qn D．1
16、若将图1-7所示电路构成D触发器，应将
A．1、3端相连、2、4端相连并将2端作为D输入端
B．1、5端相连、2、4端相连并将5端作为D输入端
C．1、3端相连、2、6端相连并将6端作为D输入端
D．2、4端相连、1、3端相连并将1端作为D输入端
17、图1-8所示电路，该电路产生波形的周期为
A、0.7(R1+R2)C B、1.1(R1+2R2)C
C、0.7(R1+2R2)C D、0.8(R1+R2)C
18、单稳态触发器用途之一是
A、自动产生方波 B、用做比较器 C、定时 D、自动产生三角波
19、用RAM2114（1024×4位）构成4096×8位RAM，需
A、4片； B、8片； C、24片； D、12片
20、用户对ROM编程后觉得不满意，还要改写，应选用：
A、固定ROM B、E2PROM C、PPROM D、PRAM
21、图2-2所示电路，D3D2D1D0=0000，B加高电平，
C与A相连所构成的加法计数器是
A、10进制 B、5进制 C、11进制 D、6进制
22、2-2所示电路，D3D2D1D0=0010，A加高电平，C与B相连所构成的加法计数器是
A、10进制 B、8进制 C、6进制 D、9进制
23、2-2所示电路，D3D2D1D0=0010，B加高电平，C与A相连所构成的加法计数器是
A、10进制 B、9进制 C、6进制 D、8进制
24、2-2所示电路，D3D2D1D0=1000，A加高电平，C与B相连所构成的加法计数器是
A、10进制 B、3进制 C、6进制 D、12进制
25、2-2所示电路，D3D2D1D0=1000， B加高电平，C与A相连所构成的加法计数器是
A、10进制 B、3进制 C、6进制 D、12进制
26、图2-3所示电路为
A 异步时序电路 B 同步时序电路 C 同步组合电路 D 异步组合电路
27、图2-3所示电路，FF0和FF1都为
A、下降沿触发 B、上升沿触发 C、高电平触发 D、低电平触发
28、图2-3所示电路，Q0n+1=
29、图2-3所示电路，Q1n+1=
A、Q0nQ1n B、Q0n+Q1n C、Q0n⊕Q1n D、Q0n⊙Q1n
30、图2-3所示电路，F=
A、Q0nQ1n B、Q0n+Q1n C、Q0n⊕Q1n D、Q0n⊙Q1n
31、图2-3所示电路，其状态转换图为
32、图2-3所示电路的逻辑功能为
A、4进制减法计数器 B、4进制加法计数器
C、6进制加法计数器 D、8进制减法计数器
33、图2-4所示可变进制加法计数器电路 ，当MN=00时该加法计数器为
A 11进制加法计数器 B 10进制加法计数器
C 12进制加法计数器 D 13进制加法计数器
34、图2-4所示可变进制加法计数器电路 ，当MN=01时该加法计数器为
A、13进制加法计数器 B、12进制加法计数器
C、14进制加法计数器 D、11进制加法计数器
35、图2-4所示可变进制加法计数器电路 ，当MN=11时该加法计数器为
A、14进制加法计数器 B、12进制加法计数器
C、11进制加法计数器 D、13进制加法计数器
二、试用卡诺图化简下列逻辑函数（10分）
三、（10分）试用图3所示输出低电平有效的3线-8线译码器和逻辑门设计一组合电路。该电路输入X，输出F均为三位二进制数。二者之间关系如下：
2≤X≤6时 F=X+1 X<2时 F=1 X>6时 F=0
四、（10分）试用图4所示74161电路和必要的门构成一个12进制计数器。
